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基于TSV的三维堆叠集成电路的可测性设计与测试优化技术 版权信息
- ISBN:9787111753643
- 条形码:9787111753643 ; 978-7-111-75364-3
- 装帧:一般胶版纸
- 册数:暂无
- 重量:暂无
- 所属分类:>
基于TSV的三维堆叠集成电路的可测性设计与测试优化技术 本书特色
3D堆叠集成电路(3D SIC)是学术界和工业界的一个重要研究领域 测试是一种用于保证集成电路的稳定性和有效性,是贯穿集成电路制造各个环节不可或缺的重要手段。当前电子行业的发展趋势表明,三维堆叠集成电路(3D SIC)是一种具有大规模应用潜力的技术。
基于TSV的三维堆叠集成电路的可测性设计与测试优化技术 内容简介
测试是一种用于保证集成电路的稳定性和有效性,是贯穿集成电路制造各个环节不可或缺的重要手段。而基于TSV的3D堆叠集成电路结构的特殊性和设计流程的可变性则为测试过程带来了新的问题和挑战。 本书首先对3D堆叠集成电路的测试基本概念、基本思路方法,以及测试中面临的挑战进行了详细的论述;讨论了晶圆与存储器的配对方法,给出了用于3D存储器架构的制造流程示例;详细地介绍了基于TSV的BIST和探针测试方法及其可行性;此外,本书还考虑了可测性硬件设计的影响并提出了一个利用逻辑分解和跨芯片再分配的时序优化的3D堆叠集成电路优化流程;*后讨论了实现测试硬件和测试优化的各种方法。 本书适用于3D堆叠集成电路测试的从业人员。无论是刚入行业的新人,还是经验丰富的工程师,本书的内容和可读性都能为他们提供在3D测试领域做出贡献并取得很好成绩所需的信息。对于这方面的科研工作者,本书也有一定的参考价值。
基于TSV的三维堆叠集成电路的可测性设计与测试优化技术 目录
基于TSV的三维堆叠集成电路的可测性设计与测试优化技术 作者简介
[美]布兰登·戴(Brandon Noia)于美国北卡罗来纳州杜克大学获得生物医学工程、电气与计算机工程学士学位,电气与计算机工程博士学位。研究涉及3D测试领域,如预键合的良好晶圆测试和3D重定时流程。他的研究方向包括测试设计、3D集成电路架构和VLSI设计。Noia博士专注于3D测试领域,于2008年获得SRC/Global Research Collaboration硕士奖学金。2010年,获SRC研究生奖学金;2012年,获ACM DAC学生研究竞赛第二名,杜克大学ECE研究生研讨会的最佳口头报告奖,因在预键合TSV探测方面的工作获TECHCON最佳演讲奖。
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