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FPGA时序约束与分析(清华开发者书库) 版权信息
- ISBN：9787302597490
- 条形码：9787302597490 ; 978-7-302-59749-0
- 装帧：80g胶版纸
- 册数：暂无
- 重量：暂无
- 所属分类：>>
FPGA时序约束与分析(清华开发者书库) 本书特色
(1)本书汇聚作者近十五年FPGA开发经验, 形象地呈现复杂抽象的时序约束问题。 (2)深入浅出的时序理论知识讲解，丰富实用的时序约束案例分析 (3)Xilinx大中华区教育与创新生态高级经理陆佳华作序推荐至芯开源雷斌|威三学院姚远| FPGA工程师姚利华 联袂推荐十五年FPGA开发经验, 将时序理论、时序工具、时序约束、时序分析，一网打尽！业界多位专家联袂推荐陆佳华 Xilinx大中华区教育与创新生态高级经理《FPGA时序约束与分析》不仅适合FPGA硬件电路开发者学习，对于在FPGA上利用高层工具进行算法实现、应用开发的工程师，不妨也读读此书，有助于在软件应用设计的同时也能感受到时钟和时序的跳动，知己知彼方能达到*优化的系统性能。 王贵建 资阳联耀医疗器械有限公司董事长、创始人FPGA时序约束与分析是一项细致、精深且烦琐的工作。很多设计者虽然知道时序分析的概念,但由于理解不够透彻,在面对复杂多变的实际工程应用时无法融会贯通,往往生搬硬套某些参考设计或仅做一些基本的时序约束,无法全面准确地进行时序约束与分析。厚航将自己这方面多年的工程实践经验和心得汇集、提炼成册，丰富了技术人员的学习资源，帮助读者充分理解和掌握基本知识点，达到学以致用的目的。 雷斌 北京至芯开源科技有限责任公司总经理和特权同学认识已逾十年，他一直深耕FPGA行业并坚持在研发一线，总结和归纳了很多FPGA的技术要点，并用一些通俗易懂的文字通过书籍呈现出来。《FPGA时序约束与分析》就是一本汇聚他近十五年经验的对FPGA时序约束与分析的书，详细地阐述了时序约束的基本概念，讲述了在工程实践和产品研发中遇到的很多“坑”，并且告诉大家如何有效地避开这些“坑”。所以，此书无论对于已从事FPGA开发的工程师还是FPGA初学者，都是一本不可多得的宝典，值得收藏并研读。 姚远 北京威视锐科技总经理 / Xilinx授权培训中心 威三学院创始人 《FPGA时序约束与分析》通过简单易懂的工具和案例，将复杂抽象的时序约束问题形象地呈现出来，帮助读者拨开时序迷雾，看到设计真相。这些宝贵经验的获得往往需要多年的FPGA开发实践和反复的总结积累，幸运的是，在这本书里面都可以找到答案。因此，本书不仅是初学者，即使是已经从事多年FPGA开发的工程师，也具备重要的参考价值。 姚利华 FPGA工程师国内关于FPGA时序约束与分析的图书少之又少，《FPGA时序约束与分析》比较详细地阐述了时序约束的理论和方法，内容翔实，案例丰富。无论对于初学者还是研发设计的工程师，都具有较好的指导和借鉴意义，非常值得一读。 十五年FPGA开发经验, 将时序理论、时序工具、时序约束、时序分析，一网打尽！业界多位专家联袂推荐
FPGA时序约束与分析(清华开发者书库) 内容简介
《FPGA时序约束与分析》首先介绍时序约束相关的基本概念； 然后从时钟、建立时间和保持时间等概念入手，详细地阐述时序分析理论中的基本时序路径； 随后结合实际的约束语法，对主时钟约束、虚拟时钟约束、时钟特性约束、衍生时钟约束、I/O接口约束、多周期约束、虚假路径约束、**/*小延时约束等进行详细的介绍，除基本理论与约束语法的解释说明外，还提供了丰富的语法使用实例、工具使用实例以及工程应用实例。 时序约束与分析是FPGA开发设计必须掌握的高级技能，通过本书基础理论与工程实例的结合，相信能够帮助广大的FPGA学习者快速掌握这项技能并学以致用。 《FPGA时序约束与分析》适合作为从事FPGA开发的工程师或研究人员的参考书籍，也可作为高等院校相关专业FPGA课程的教材。
FPGA时序约束与分析(清华开发者书库) 目录
第1章 时序约束概述
1．1 什么是时序约束
1．2 为什么要做时序约束
1．3 时序约束的基本路径
1．4 时序约束的基本流程
1．5 时序约束的主要方法
1．5．1 使用GUI输入约束
1．5．2 手动输入约束
1．6 约束文件管理
第2章 基本的时序路径
2．1 时钟的基本概念
2．1．1 时钟定义
2．1．2 时钟偏差
2．2 建立时间与保持时间
2．3 寄存器到寄存器的时序路径分析
2．3．1 数据路径和时钟路径
2．3．2 数据到达路径和数据需求路径
2．3．3 启动沿、锁存沿、建立时间关系和保持时间关系
2．3．4 寄存器到寄存器路径分析
2．4 引脚到寄存器的时序路径分析
2．4．1 系统同步接口与源同步接口
2．4．2 系统同步接口的路径分析
2．4．3 源同步接口的路径分析
2．5 寄存器到引脚的时序路径分析
2．5．1 系统同步接口的路径分析
2．5．2 源同步接口的路径分析
2．6 引脚到引脚的时序路径分析
第3章 主时钟与虚拟时钟约束
3．1 主时钟约束
3．1．1 主时钟约束语法
3．1．2 识别设计时钟
3．2 主时钟约束实例
实例3．1：引脚输入的主时钟约束
实例3．2：引脚输入的主时钟约束
实例3．3：高速传输器输出的主时钟约束
实例3．4：硬件原语输出的主时钟约束
实例3．5：差分信号的主时钟约束
3．3 主时钟约束分析
实例3．6：使用GUI约束输入时钟引脚
实例3．7：Clocking Wizard IP主时钟自动约束
实例3．8：查看主时钟时序路径的分析报告
实例3．9：跨时钟域的时序分析
3．4 虚拟时钟约束
3．5 虚拟时钟约束实例
实例3．10：系统同步接口pin2reg的虚拟时钟约束
实例3．11：系统同步接口reg2pin的虚拟时钟约束
3．6 时钟特性约束
3．6．1 时钟抖动与不确定性约束语法
3．6．2 时钟抖动
3．6．3 时钟不确定性
3．7 时钟抖动与不确定性约束实例
实例3．12：使用GUI约束时钟抖动和不确定时间
实例3．13：时钟抖动约束分析
实例3．14：时钟不确定性约束分析
3．8 时钟延时约束语法
3．9 时钟延时约束实例
实例3．15：查看FPGA内部时钟延时、时钟偏斜计算
实例3．16：输入时钟的延时约束
第4章 衍生时钟约束
4．1 衍生时钟定义
4．1．1 自动衍生时钟约束
4．1．2 手动衍生时钟约束
4．2 衍生时钟约束语法
4．3 衍生时钟约束实例
实例4．1：使用GUI约束衍生时钟
实例4．2：2分频的衍生时钟
实例4．3：4/3倍频的衍生时钟
第5章 I/O接口约束
5．1 输入接口约束语法
5．2 输入接口约束实例
实例5．1：以主时钟为同步时钟的输入引脚约束
实例5．2：以虚拟时钟为同步时钟的输入引脚约束
实例5．3：指定*大和*小延时值的输入引脚约束
实例5．4：参考时钟下降沿的输入引脚约束
实例5．5：同时指定同步时钟和参考时钟的输入引脚约束
实例5．6：多组参考组合的输入引脚约束
5．3 输入接口约束分析
实例5．7：图像传感器输入引脚约束
实例5．8：SPI接口的输入引脚约束
5．4 输出接口约束语法
5．5 输出接口约束实例
实例5．9：以主时钟为同步时钟的输出引脚约束
实例5．10：以虚拟时钟为同步时钟的输出引脚约束
实例5．11：同时指定时钟上升沿和下降沿的输出引脚约束
5．6 输出接口约束分析
实例5．12：VGA驱动输出引脚约束
实例5．13：SPI接口输出引脚约束
第6章 时序例外约束
6．1 为何要做时序例外约束
6．2 时序例外约束分类
6．3 时序约束的推荐顺序
第7章 多周期约束
7．1 多周期约束语法
7．2 多周期约束实例
实例7．1：同频同相时钟的多周期约束
实例7．2：同频异相时钟的多周期约束
实例7．3：慢时钟域到快时钟域的多周期约束
实例7．4：快时钟域到慢时钟域的多周期约束
7．3 多周期约束分析
实例7．5：同频同相时钟的多周期约束
实例7．6：快时钟到慢时钟的多周期约束
实例7．7：慢时钟到快时钟的多周期约束
第8章 虚假路径约束
8．1 虚假路径约束语法
8．2 虚假路径约束实例
实例8．1：虚假路径约束的基本应用实例
实例8．2：时序分析报告中虚假路径约束与查看
第9章 *大/*小延时约束
9．1 *大/*小延时约束语法
9．2 *大/*小延时约束实例
实例9．1：跨时钟路径的*大/*小延时约束
实例9．2：pin2pin路径的*大/*小延时约束
参考文献
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FPGA时序约束与分析(清华开发者书库) 作者简介
吴厚航[网名：特权同学]近十五年的FPGA工程实践与产品研发经历，擅长记录、分析并总结各种FPGA开发经验与技巧，也非常乐于分享。多年来笔耕不辍、风雨无阻，通过技术博客、FPGA论坛、自媒体等平台累计发表了近千篇FPGA技术文章，且著有8本FPGA技术相关图书。其著作内容，在理论和实践相结合的同时，贯穿了很多实用的经验技巧分享，在FPGA学习者中有着很好的口碑。
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