包邮数字逻辑与数字系统设计

作者：翟学明、王晓霞、曹锦纲、熊海军著

出版社：清华大学出版社出版时间：2024-10-01

开本：其他页数： 408

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本书特色
内容简介
目录

数字逻辑与数字系统设计版权信息

ISBN：9787302673897
条形码：9787302673897 ; 978-7-302-67389-7
装帧：一般胶版纸
册数：暂无
重量：暂无
所属分类：
计算机/网络
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计算机教材

数字逻辑与数字系统设计本书特色

本书采用数字逻辑基础、组合逻辑电路、时序逻辑电路、系统综合设计的组织结构，将数字逻辑的门电路实现、PLD实现、HDL描述作为数字电路的不同实现方式进行有机融合，全面讲解数字电路的理论和实现方法。数字逻辑基础理论主要讨论电路模型的建立过程；数字电路实现分别介绍用基本门电路、PLD器件以及HDL描述进行数字电路实现的方法。采用这种组织结构既体现了基础理论对电路设计的重要性，也体现了传统的电路实现方法和现代电路实现技术的结合，让学生既系统掌握了基本理论，也全面掌握了数字电路设计技术，并且用时相对较少，重要的是能够适应器件技术未来的发展趋势。基础理论和方法采用精讲的方法介绍，详细分析电路模型的建立过程；电路实现主要讲解用不同器件实现电路的基本技能，重点介绍与电路实现相关的关键和常用技术，通过教材的抛砖引玉，引导学生自行查阅相关实用教程，进一步了解电路实现的技能与技巧，以满足就业后的职业需要。

数字逻辑与数字系统设计内容简介

"本书采用数字逻辑基础、组合逻辑电路、时序逻辑电路、系统综合设计的组织结构，首先介绍数字逻辑基础知识，然后讨论组合、时序逻辑电路的分析和设计方法，同时将逻辑电路的门电路实现、PLD实现、HDL描述作为数字电路的不同实现方式进行有机融合，比较全面地讲解数字电路的理论和实现方法。全书共9章，第1章、第2章主要介绍数字逻辑理论基础与布尔函数的逻辑实现，包括信息的数字化表示、布尔代数的基本理论和方法，小、中、大规模器件的类型和实现数字电路的基本原理和方法；第3章～第6章详细讨论组合逻辑电路、时序逻辑电路与触发器、同步时序逻辑电路、异步时序逻辑电路，并结合实例介绍用门电路、PLD、HDL描述实现组合逻辑电路和时序逻辑电路的方法；第7章、第8章主要介绍数字集成电路和脉冲产生与整形电路，包括开关元件、门电路、可编程逻辑器件(PROM、PLA、PAL、GAL)、复杂可编程逻辑器件(CPLD)及现场可编程门阵列(FPGA)的基本工作原理、结构、发展与继承关系、各自实现数字电路方法的异同，以及数字信号的产生与整形变换电路；第9章主要介绍数字系统综合设计，通过一个完整的实例，分析数字系统的层次化设计过程，用不同规模逻辑器件实现数字系统的方法以及数字电路的仿真测试方法。本书可作为高等院校计算机科学与技术、电子工程、自动控制等专业的教材，也可供相关从业者学习参考。 "

数字逻辑与数字系统设计目录

目录第1章数字逻辑基础/1 1.1数字系统概述1 1.2信息的二进制表示3 1.2.1进位计数制与进制转换3 1.2.2带符号二进制小数的表示方法6 1.2.3数的定点与浮点表示法8 1.2.4字符的二进制表示9 1.2.5可靠性编码11 1.3布尔代数的基本概念12 1.3.1布尔函数及真值表12 1.3.2布尔函数的基本运算13 1.3.3布尔函数的常用运算14 1.4布尔代数的公式、定理和规则15 1.4.1公式15 1.4.2定理17 1.4.3规则17 1.5布尔函数的形式及变换18 1.5.1积之和与和之积形式18 1.5.2标准积之和与标准和之积20 1.5.3布尔函数的与非、或非、与或非及异或表示23 1.5.4 确定布尔函数与不确定布尔函数25 1.6布尔函数的代数化简26 1.6.1与或式的代数化简26 1.6.2或与式的代数化简27 1.7布尔函数的卡诺图化简28 1.7.1真值表的卡诺图表示28 1.7.2卡诺图化简的实质28 1.7.3布尔函数在卡诺图上的表示31 1.7.4卡诺图化简方法31 1.7.5卡诺图化简实例33 1.8多输出布尔函数的化简37 本章小结38 习题138 第2章布尔函数的逻辑实现/44 2.1布尔函数的门电路实现44 2.1.1逻辑门电路符号45 2.1.2布尔函数的门电路实现45 2.1.3集成逻辑门电路47 2.2布尔函数的门阵列实现50 2.2.1可编程逻辑器件简介50 2.2.2布尔函数的门阵列实现原理51 2.2.3可编程门阵列符号52 2.2.4布尔函数的门阵列实现53 2.3数字电路的VHDL描述55 2.3.1VHDL概述56 2.3.2VHDL程序的基本结构56 2.3.3VHDL的基本语言元素63 2.3.4VHDL的顺序语句72 2.3.5VHDL的并发语句78 2.3.6VHDL的子程序82 2.3.7VHDL的3种描述方式83 2.3.8VHDL描述示例84 2.3.9VHDL模块的功能仿真测试88 本章小结89 习题290 第3章组合逻辑电路/91 3.1组合逻辑电路概述91 3.1.1组合逻辑电路模型及特点91 3.1.2组合逻辑电路的描述方法91 3.2组合逻辑电路设计93 3.2.1组合逻辑电路设计过程93 3.2.2组合逻辑电路设计举例93 3.3组合逻辑电路分析101 3.4常用组合逻辑电路的分析与应用102 3.4.1二进制加法器102 3.4.2编码器108 3.4.3译码器112 3.4.4数据选择器114 3.4.5数据分配器116 3.4.6数值比较器117 3.5组合逻辑电路的竞争与险象120 3.5.1组合险象120 3.5.2组合险象的发现和消除122 3.6用VHDL描述组合逻辑电路124 3.6.1用VHDL描述组合逻辑电路的基本方法124 3.6.2用VHDL描述组合逻辑电路举例125 本章小结127 习题3127 第4章时序逻辑电路与触发器/132 4.1时序机与时序逻辑电路132 4.1.1时序机132 4.1.2时序逻辑电路135 4.2锁存器136 4.2.1交叉耦合反相器构成的双稳态电路136 4.2.2基本RS锁存器137 4.2.3门控RS锁存器139 4.2.4JK锁存器140 4.2.5D锁存器141 4.2.6CMOS传输门构成的D锁存器142 4.3锁存器的空翻现象与触发器的边沿触发142 4.4主从触发器143 4.4.1主从RS触发器143 4.4.2主从JK触发器144 4.4.3主从D触发器146 4.5边沿触发器147 4.5.1正边沿触发的维持阻塞型D触发器147 4.5.2负边沿触发的延迟型JK触发器150 4.6T触发器153 4.7集成触发器155 4.7.1集成RS锁存器155 4.7.2集成D锁存器156 4.7.3集成JK触发器157 4.7.4集成D触发器158 4.8触发器的VHDL描述160 4.8.1VHDL描述时序电路的相关知识160 4.8.2触发器的VHDL描述162 4.8.3基本RS锁存器的VHDL描述163 本章小结164 习题4164 第5章同步时序逻辑电路/168 5.1同步时序逻辑电路概述168 5.1.1同步时序逻辑电路模型及特点168 5.1.2同步时序逻辑电路的描述方法169 5.2同步时序逻辑电路的设计170 5.2.1建立原始状态图和原始状态表171 5.2.2状态表化简174 5.2.3状态分配181 5.2.4用集成触发器和逻辑器件实现183 5.2.5电路的挂起与自启动186 5.3同步时序逻辑电路的设计举例191 5.4同步时序逻辑电路的分析202 5.5常用同步时序逻辑电路205 5.5.1寄存器205 5.5.2计数器206 5.5.3节拍信号发生器209 5.6同步时序逻辑电路的VHDL描述210 5.6.1用VHDL的3种风格描述同步时序逻辑电路210 5.6.2用VHDL描述同步计数器215 本章小结216 习题5216 第6章异步时序逻辑电路/223 6.1异步时序逻辑电路概述223 6.2脉冲异步时序逻辑电路224 6.2.1脉冲异步时序逻辑电路的设计224 6.2.2脉冲异步时序逻辑电路的分析227 6.3电平异步时序逻辑电路230 6.3.1电平异步时序逻辑电路概述230 6.3.2电平异步时序逻辑电路的设计234 6.3.3电平异步时序逻辑电路的分析242 本章小结245 习题6245 第7章数字集成逻辑电路/249 7.1数字集成电路概述249 7.1.1数字集成电路的发展历史249 7.1.2数字集成电路的分类249 7.2集成逻辑门电路250 7.2.1逻辑值的物理量表示251 7.2.2半导体器件的开关特性251 7.2.3TTL基本逻辑门电路256 7.2.4TTL集成逻辑门电路258 7.2.5MOS集成门电路261 7.2.6OC门、OD门与三态门264 7.2.7集成逻辑门电路的工作特性与参数268 7.2.8集成逻辑门电路的使用常识271 7.2.9数字电路的实现、连接与测试273 7.3PLD器件274 7.3.1PLD器件的分类275 7.3.2SPLD器件基本结构276 7.3.3SPLD器件类型281 7.3.4用SPLD器件实现数字电路288 7.4CPLD、FPGA器件及EDA开发292 7.4.1CPLD、FPGA器件概述292 7.4.2基于PT结构的CPLD293 7.4.3基于LUT结构的FPGA295 7.4.4IP核303 7.4.5EDA开发流程303 本章小结306 习题7306 第8章脉冲产生与整形电路/313 8.1555时基电路313 8.1.1555定时器的基本组成及功能313 8.1.2555定时器的工作原理315 8.2施密特触发器315 8.2.1施密特触发器的滞回触发特性315 8.2.2由555定时器构成的施密特触发器316 8.2.3由TTL、COMS门电路构成的施密特触发器317 8.2.4集成施密特触发器及其应用317 8.3单稳态触发器318 8.3.1由555定时器构成的单稳态触发器318 8.3.2集成单稳态触发器320 8.3.3单稳态触发器的应用321 8.4多谐振荡器322 8.4.1由555定时器构成的RC多谐振荡器322 8.4.2石英晶体振荡器323 本章小结325 习题8325 第9章数字系统综合设计/331 9.1数字系统的层次化设计方法331 9.1.1数字系统的层次化描述331 9.1.2数字系统的层次化设计表示方法332 9.1.3数字系统的设计过程334 9.2数字时钟的层次化结构设计334 9.2.1问题的提出334 9.2.2系统分析与顶层设计334 9.2.3功能级层次化描述336 9.2.4计时模块的功能细化341 9.2.5闹钟模块的功能细化344 9.2.6显示控制模块的功能细化346 9.2.7数字时钟的层次化设计结构348 9.3数字时钟的逻辑电路实现348 9.3.1 层次设计的逻辑电路实现349 9.3.2第二层次设计的逻辑电路实现350 9.3.3计时模块的逻辑电路实现358 9.3.4闹钟模块的逻辑电路实现362 9.3.5显示控制模块的逻辑电路实现363 9.4数字时钟的VHDL描述366 9.4.1 层次设计的VHDL描述366 9.4.2第二层次设计的VHDL描述372 9.4.3计时模块的VHDL描述379 9.4.4闹钟模块的VHDL描述383 9.4.5显示控制模块的VHDL描述384 9.5数字时钟的仿真测试386 9.5.1数字时钟逻辑电路的仿真测试386 9.5.2数字时钟VHDL的功能仿真测试389 本章小结392 习题9393 参考文献/395

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