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PCI Express 体系结构导读 第2版 版权信息
- ISBN：9787111748199
- 条形码：9787111748199 ; 978-7-111-74819-9
- 装帧：精装
- 册数：暂无
- 重量：暂无
- 所属分类：>
PCI Express 体系结构导读 第2版 本书特色
本书以处理器体系结构为主线介绍PCI Express总线的组成，以便读者进一步理解PCI Express总线协议。本书并不是关于PCI和PCI Express总线的百科全书，因为读者完全可以通过阅读PCI和PCI Express总线规范获得细节信息。本书侧重的是PCI和PCI Express总线中与处理器体系结构相关的内容。
本书不是对PCI总线的相关规范进行简单重复，部分内容并不在PCI总线规范定义的范围内，例如HOST主桥和RC。PCI总线规范并没有规定处理器厂商如何实现HOST主桥和RC，不同的处理器厂商实现的HOST主桥和RC有较大差异，而这些内容正是本书所讨论的重点。此外本书还讲述了一些在PCI总线规范中提及，但是容易被忽略的一些重要概念。
PCI Express 体系结构导读 第2版 内容简介
本书讲述了与PCI及PCI Express总线相关的*基础的内容，并介绍了一些必要的、与PCI总线相关的处理器体系结构知识，这也是本书的重点所在。深入理解处理器体系结构是理解PCI与PCI Express总线的重要基础。
读者通过对本书的学习，可超越PCI与PCI Express总线自身的内容，理解在一个通用处理器系统中局部总线的设计思路与实现方法，从而理解其他处理器系统使用的局部总线。本书适用于希望多了解一些硬件的软件工程师，以及希望多了解一些软件的硬件工程师，也可供电子工程和计算机类的研究生自学参考。
PCI Express 体系结构导读 第2版 目录
前言
第Ⅰ篇PCI体系结构概述
第1章PCI总线的基本知识
1.1 PCI总线的组成结构
1.1.1 HOST主桥
1.1.2 PCI总线
1.1.3 PCI设备
1.1.4 HOST处理器
1.1.5 PCI总线的负载
1.2 PCI总线的信号定义
1.2.1地址和数据信号
1.2.2接口控制信号
1.2.3仲裁信号
1.2.4中断请求等其他信号
1.3 PCI总线的存储器读写总线事务
1.3.1 PCI总线事务的时序
1.3.2 Posted和NonPosted传送方式
1.3.3 HOST处理器访问PCI设备
1.3.4 PCI设备读写主存储器
1.3.5 Delayed传送方式
1.4 PCI总线的中断机制
1.4.1中断信号与中断控制器的连接关系
1.4.2中断信号与PCI总线的连接关系
1.4.3中断请求的同步
1.5 PCI线简介
1.5.1 Split总线事务
1.5.2总线传送协议
1.5.3基于数据块的突发传送
1.6小结
第2章PCI总线的桥与配置
2.1存储器域与PCI总线域
2.1.1 CPU域、DRAM域与存储器域
2.1.2 PCI总线域
2.1.3处理器域
2.2 HOST主桥
2.2.1 PCI设备配置空间的访问机制
2.2.2存储器域地址空间到PCI总线域地址空间的转换
2.2.3 PCI总线域地址空间到存储器域地址空间的转换
2.2.4 x86处理器的HOST主桥
2.3 PCI桥与PCI设备的配置空间
2.3.1 PCI桥
2.3.2 PCI Agent设备的配置空间
2.3.3 PCI桥的配置空间
2.4 PCI总线的配置
2.4.1 Type 01h和Type 00h配置请求
2.4.2 PCI总线配置请求的转换原则
2.4.3 PCI总线树Bus号的初始化
2.4.4 PCI总线Device号的分配
2.5非透明PCI桥
2.5.1 Intel 21555中的配置寄存器
2.5.2通过非透明桥片进行数据传递
2.6小结
第3章PCI总线的数据交换
3.1 PCI设备BAR空间的初始化
3.1.1存储器地址与PCI总线地址的转换
3.1.2 PCI设备BAR寄存器和PCI桥Base、Limit寄存器的初始化
3.2 PCI设备的数据传递
3.2.1 PCI设备的正向译码与负向译码
3.2.2处理器到PCI设备的数据传送
3.2.3 PCI设备的DMA操作
3.2.4 PCI桥的Combining、Merging和Collapsing
3.3与Cache相关的PCI总线事务
3.3.1 Cache一致性的基本概念
3.3.2 PCI设备对不可Cache的存储器空间进行DMA读写
3.3.3 PCI设备对可Cache的存储器空间进行DMA读写
3.3.4 PCI设备进行DMA写时发生Cache命中
3.3.3 DMA写时发生Cache命中的优化
3.4预读机制
3.4.1指令Fetch
3.4.2数据预读
3.4.3软件预读
3.4.4硬件预读
3.4.5 PCI总线的预读机制
3.5小结
第Ⅱ篇PCI Express体系结构概述
第4章PCIe总线概述
4.1PCIe总线的基础知识
4.1.1端到端的数据传递
4.1.2 PCIe总线使用的信号
4.1.3 PCIe总线的层次结构
4.1.4 PCIe链路的扩展
4.1.5 PCIe设备的初始化
4.2 PCIe体系结构的组成部件
4.2.1基于PCIe架构的处理器系统
4.2.2 RC的组成结构
4.2.3 Switch
4.2.4 VC和端口仲裁
4.2.5 PCIe to PCI/PCI X桥片
4.3 PCIe设备的扩展配置空间
4.3.1 Power Management Capability结构
4.3.2 PCI Express Capability结构
4.3.3 PCI Express Extended Capabilities结构
4.4小结
第5章Montevina的MCH和ICH
5.1 PCI总线0的Device 0设备
5.1.1 EPBAR寄存器
5.1.2 MCHBAR寄存器
5.1.3其他寄存器
5.2 Montevina平台的存储器空间的组成结构
5.2.1 Legacy地址空间
5.2.2 DRAM域
5.2.3存储器域
5.3存储器域的PCI总线地址空间
5.3.1 PCI设备使用的地址空间
5.3.2 PCIe总线的配置空间
5.4小结
第6章PCIe总线的事务层
6.1TLP的格式
6.1.1通用TLP头的Fmt字段和Type字段
6.1.2 TC字段
6.1.3 Attr字段
6.1.4通用TLP头中的其他字段
6.2 TLP的路由
6.2.1基于地址的路由
6.2.2基于ID的路由
6.2.3隐式路由
6.3存储器、I/O和配置读写请求TLP
6.3.1存储器读写请求TLP
6.3.2完成报文
6.3.3配置读写请求TLP
6.3.4消息请求报文
6.3.5 PCIe总线的原子操作
6.3.6 TLP Processing Hint
6.4 TLP中与数据负载相关的参数
6.4.1 Max_Payload_Size参数
6.4.2 Max_Read_Request_Size参数
6.4.3 RCB参数
6.5小结
第7章PCIe总线的数据链路层与物理层
7.1数据链路层的组成结构
7.1.1数据链路层的状态
7.1.2事务层如何处理DL_Down和DL_Up状态
7.1.3 DLLP的格式
7.2 ACK/NAK协议
7.2.1发送端如何使用ACK/NAK协议
7.2.2接收端如何使用ACK/NAK协议
7.2.3数据链路层发送报文的顺序
7.3物理层简介
7.3.1PCIe链路的差分信号
7.3.2物理层的组成结构
7.3.3 8/10b编码与解码
7.4小结
第8章PCIe总线的链路训练与电源管理
8.1 PCIe链路训练简介
8.1.1链路训练使用的字符序列
8.1.2 Electrical Idle状态
8.1.3 Receiver Detect识别逻辑
8.2 LTSSM状态机
8.2.1 Detect状态
8.2.2 Polling状态
8.2.3 Configuration状态
8.2.4 Recovery状态
8.2.5 LTSSM的其他状态
8.3 PCIe总线的ASPM
8.3.1与电源管理相关的链路状态
8.3.2 L0状态
8.3.3 L0s状态
8.3.4 L1状态
8.3.5 L2状态
8.4 PCI PM机制
8.4.1 PCIe设备的DState
8.4.2 D State的状态迁移
8.5小结
第9章流量控制
9.1流量控制的基本原理
9.1.1 RateBased流量控制
9.1.2 CreditBased流量控制
9.2 CreditBased机制使用的算法
9.
第Ⅰ篇PCI体系结构概述
第1章PCI总线的基本知识
1.1 PCI总线的组成结构
1.1.1 HOST主桥
1.1.2 PCI总线
1.1.3 PCI设备
1.1.4 HOST处理器
1.1.5 PCI总线的负载
1.2 PCI总线的信号定义
1.2.1地址和数据信号
1.2.2接口控制信号
1.2.3仲裁信号
1.2.4中断请求等其他信号
1.3 PCI总线的存储器读写总线事务
1.3.1 PCI总线事务的时序
1.3.2 Posted和NonPosted传送方式
1.3.3 HOST处理器访问PCI设备
1.3.4 PCI设备读写主存储器
1.3.5 Delayed传送方式
1.4 PCI总线的中断机制
1.4.1中断信号与中断控制器的连接关系
1.4.2中断信号与PCI总线的连接关系
1.4.3中断请求的同步
1.5 PCI线简介
1.5.1 Split总线事务
1.5.2总线传送协议
1.5.3基于数据块的突发传送
1.6小结
第2章PCI总线的桥与配置
2.1存储器域与PCI总线域
2.1.1 CPU域、DRAM域与存储器域
2.1.2 PCI总线域
2.1.3处理器域
2.2 HOST主桥
2.2.1 PCI设备配置空间的访问机制
2.2.2存储器域地址空间到PCI总线域地址空间的转换
2.2.3 PCI总线域地址空间到存储器域地址空间的转换
2.2.4 x86处理器的HOST主桥
2.3 PCI桥与PCI设备的配置空间
2.3.1 PCI桥
2.3.2 PCI Agent设备的配置空间
2.3.3 PCI桥的配置空间
2.4 PCI总线的配置
2.4.1 Type 01h和Type 00h配置请求
2.4.2 PCI总线配置请求的转换原则
2.4.3 PCI总线树Bus号的初始化
2.4.4 PCI总线Device号的分配
2.5非透明PCI桥
2.5.1 Intel 21555中的配置寄存器
2.5.2通过非透明桥片进行数据传递
2.6小结
第3章PCI总线的数据交换
3.1 PCI设备BAR空间的初始化
3.1.1存储器地址与PCI总线地址的转换
3.1.2 PCI设备BAR寄存器和PCI桥Base、Limit寄存器的初始化
3.2 PCI设备的数据传递
3.2.1 PCI设备的正向译码与负向译码
3.2.2处理器到PCI设备的数据传送
3.2.3 PCI设备的DMA操作
3.2.4 PCI桥的Combining、Merging和Collapsing
3.3与Cache相关的PCI总线事务
3.3.1 Cache一致性的基本概念
3.3.2 PCI设备对不可Cache的存储器空间进行DMA读写
3.3.3 PCI设备对可Cache的存储器空间进行DMA读写
3.3.4 PCI设备进行DMA写时发生Cache命中
3.3.3 DMA写时发生Cache命中的优化
3.4预读机制
3.4.1指令Fetch
3.4.2数据预读
3.4.3软件预读
3.4.4硬件预读
3.4.5 PCI总线的预读机制
3.5小结
第Ⅱ篇PCI Express体系结构概述
第4章PCIe总线概述
4.1PCIe总线的基础知识
4.1.1端到端的数据传递
4.1.2 PCIe总线使用的信号
4.1.3 PCIe总线的层次结构
4.1.4 PCIe链路的扩展
4.1.5 PCIe设备的初始化
4.2 PCIe体系结构的组成部件
4.2.1基于PCIe架构的处理器系统
4.2.2 RC的组成结构
4.2.3 Switch
4.2.4 VC和端口仲裁
4.2.5 PCIe to PCI/PCI X桥片
4.3 PCIe设备的扩展配置空间
4.3.1 Power Management Capability结构
4.3.2 PCI Express Capability结构
4.3.3 PCI Express Extended Capabilities结构
4.4小结
第5章Montevina的MCH和ICH
5.1 PCI总线0的Device 0设备
5.1.1 EPBAR寄存器
5.1.2 MCHBAR寄存器
5.1.3其他寄存器
5.2 Montevina平台的存储器空间的组成结构
5.2.1 Legacy地址空间
5.2.2 DRAM域
5.2.3存储器域
5.3存储器域的PCI总线地址空间
5.3.1 PCI设备使用的地址空间
5.3.2 PCIe总线的配置空间
5.4小结
第6章PCIe总线的事务层
6.1TLP的格式
6.1.1通用TLP头的Fmt字段和Type字段
6.1.2 TC字段
6.1.3 Attr字段
6.1.4通用TLP头中的其他字段
6.2 TLP的路由
6.2.1基于地址的路由
6.2.2基于ID的路由
6.2.3隐式路由
6.3存储器、I/O和配置读写请求TLP
6.3.1存储器读写请求TLP
6.3.2完成报文
6.3.3配置读写请求TLP
6.3.4消息请求报文
6.3.5 PCIe总线的原子操作
6.3.6 TLP Processing Hint
6.4 TLP中与数据负载相关的参数
6.4.1 Max_Payload_Size参数
6.4.2 Max_Read_Request_Size参数
6.4.3 RCB参数
6.5小结
第7章PCIe总线的数据链路层与物理层
7.1数据链路层的组成结构
7.1.1数据链路层的状态
7.1.2事务层如何处理DL_Down和DL_Up状态
7.1.3 DLLP的格式
7.2 ACK/NAK协议
7.2.1发送端如何使用ACK/NAK协议
7.2.2接收端如何使用ACK/NAK协议
7.2.3数据链路层发送报文的顺序
7.3物理层简介
7.3.1PCIe链路的差分信号
7.3.2物理层的组成结构
7.3.3 8/10b编码与解码
7.4小结
第8章PCIe总线的链路训练与电源管理
8.1 PCIe链路训练简介
8.1.1链路训练使用的字符序列
8.1.2 Electrical Idle状态
8.1.3 Receiver Detect识别逻辑
8.2 LTSSM状态机
8.2.1 Detect状态
8.2.2 Polling状态
8.2.3 Configuration状态
8.2.4 Recovery状态
8.2.5 LTSSM的其他状态
8.3 PCIe总线的ASPM
8.3.1与电源管理相关的链路状态
8.3.2 L0状态
8.3.3 L0s状态
8.3.4 L1状态
8.3.5 L2状态
8.4 PCI PM机制
8.4.1 PCIe设备的DState
8.4.2 D State的状态迁移
8.5小结
第9章流量控制
9.1流量控制的基本原理
9.1.1 RateBased流量控制
9.1.2 CreditBased流量控制
9.2 CreditBased机制使用的算法
9.
展开全部
PCI Express 体系结构导读 第2版 作者简介
王齐，北京开源芯片研究院总工程师,畅销书《半导体简史》作者。
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