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SYSTEMVERILOG硬件设计 版权信息
- ISBN：9787030783837
- 条形码：9787030783837 ; 978-7-03-078383-7
- 装帧：平装
- 册数：暂无
- 重量：暂无
- 所属分类：>>
SYSTEMVERILOG硬件设计 内容简介
本书侧重于使用SystemVerilog编写高效的RTL代码，通过大量示例代码展示如何使用SystemVerilog进行硬件设计和验证。全书共分15章，内容包括SystemVerilog中的常量和数据类型、SystemVerilog的硬件描述、SystemVerilog中的面向对象编程、SystemVerilog增强特性、SystemVerilog中的组合逻辑设计、SystemVerilog中的时序逻辑设计、RTL设计和综合指南、复杂设计的RTL设计和策略、有限状态机、SystemVerilog中的端口和接口、验证结构、验证技术和自动化、高级验证结构、验证案例等。
SYSTEMVERILOG硬件设计 目录
目录第1章 绪论11.1 ASIC设计流程21.2 ASIC验证41.3 Verilog结构61.4 SystemVerilog简介91.5 用于硬件描述和验证的SystemVerilog101.6 总结和展望11第2章 SystemVerilog中的常量和数据类型132.1 预定义门142.2 结构级建模152.3 SystemVerilog格式描述符162.4 多位宽常量和拼位操作172.5 常量172.6 数据类型212.7 总结和展望26第3章 SystemVerilog的硬件描述273.1 如何开始学习283.2 线网数据类型313.3 让我们开始思考组合逻辑电路323.4 使用always_comb实现编码转换器363.5 理解硬件执行的并发性393.6 always_latch过程块403.7 always_ff过程块413.8 使用always_ff实现时序逻辑设计413.9 按照端口名进行实例化连接（Verilog风格）433.10 实例化采用混合端口连接方式443.11 总结和展望46第4章 SystemVerilog中的面向对象编程474.1 枚举类型484.2 结构体534.3 共用体564.4 数组574.5 总结和展望63第5章 SystemVerilog增强特性655.1 Verilog过程块665.2 SystemVerilog过程块675.3 块标签715.4 语句标签715.5 模块标签715.6 任务和函数725.7 void函数745.8 循环755.9 编码规则785.10 总结和展望79第6章 SystemVerilog中的组合逻辑设计816.1 always_comb过程块826.2 if-else嵌套和优先级逻辑836.3 参数及其在设计中的应用856.4 条件操作符实现选择器逻辑866.5 解码器886.6 优先级编码器916.7 总结和展望92第7章 SystemVerilog中的时序逻辑设计957.1 使用always_latch设计锁存器967.2 使用always_ff设计PIPO寄存器977.3 异步复位987.4 同步复位997.5 可逆计数器1007.6 移位寄存器1017.7 环形计数器1027.8 约翰逊计数器1037.9 基于时钟的算术运算单元的RTL实现1057.10 基于时钟的逻辑运算单元的RTL实现1097.11 总结和展望110第8章 RTL设计和综合指南1118.1 RTL设计规则1128.2 不完全条件case语句1148.3 全条件case语句1158.4 synopsysfull_case编译命令1168.5 uniquecase语句1168.6 casez语句1178.7 prioritycase语句1188.8 uniqueif-else语句1198.9 使用synopsysfull_case编译命令的解码器1208.10 priorityif语句1218.11 使用prioritycase或者synopsysfull_case时综合注意事项1228.12 时钟产生1238.13 门控时钟1248.14 多时钟产生器1258.15 多相时钟1268.16 优化面积1278.17 提升速度1308.18 功耗的改进和优化1328.19 总结和展望134第.9章 复杂设计的RTL设计和策略1359.1 复杂设计策略1369.2 ALU1379.3 桶型移位器1399.4 单端口存储体和双端口存储体1429.5 总线仲裁器和设计方法1479.6 多时钟域1489.7 FIFO设计方法1499.8 总结和展望156第10章 有限状态机15710.1 FSM15810.2 Moore状态机15910.3 Mealy状态机15910.4 Moore状态机实现非重叠序列检测器16010.5 Moore状态机实现重叠序列检测器16210.6 Mealy状态机实现非重叠序列检测器16410.7 Mealy状态机实现重叠序列检测器16510.8 二进制码编码方法16710.9 *热码编码方法16810.10 使用反向case语句的状态机17010.11 FSM控制器17210.12 数据和控制路径综合17310.13 FSM优化17510.14 总结和展望176第11章 SystemVerilog中的端口和接口17711.1 Verilog中的端口名连接方式17811.2 “.name”隐式端口连接18011.3 “.*”隐式端口连接18211.4 内嵌模块18311.5 外部模块18511.6 接口18511.7 使用命名包的接口18811.8 通用接口18911.9 接口的端口19111.10 modport19311.11 接口中的方法19611.12 虚接口19611.13 旗语19811.14 信箱20011.15 总结和展望201第12章 验证结构20312.1 initial过程块20412.2 时钟产生20512.3 产生可变占空比的时钟20612.4 复位产生逻辑20712.5 响应监控机制20712.6 响应的转储记录20912.7 读取测试向量21012.8 编写测试平台21012.9 总结和展望214第13章 验证技术和自动化21513.1 层次化事件调度21613.2 延迟和延迟模型21813.3 进程和线程21913.4 循环及其在测试平台中的应用22413.5 clocking块22513.6 自动化测试平台22813.7 总结和展望229第14章 高级验证结构23114.1 随机化23214.2 受约束的随机化23514.3 基于断言的验证23514.4 程序块23714.5 示例23814.6 总结和展望247第15章 验证案例24915.1 验证目标25015.2 RTL设计（待测设计）25015.3 设计验证的展望258附录261附录A 262附录B 262附录C 265
展开全部
SYSTEMVERILOG硬件设计 作者简介
瓦伊巴夫·塔拉特，“1 Rupee S T”的企业家和导师。1995年在Kolhapur的Shivaji大学获得BE（电子）学位，并因在所有工程学科中排名第一而获得金牌。1999年获得印度孟买理工学院（IIT）的工程硕士（航空控制和制导）学位。拥有超过18年的半定制ASIC和FPGA设计经验，主要使用HDL语言，如Verilog和VHDL。曾作为顾问、高级设计工程师和技术经理与一些跨国公司合作。专业领域包括使用VHDL的RTL设计、使用Verilog的RTL设计、基于FPGA的复杂设计、低功耗设计、综合/优化、静态时序分析、使用微处理器的系统设计、高速VLSI设计，以及复杂SoC的架构设计等。
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