(½Ì²Ä)Xilinx FPGAÔ­Àí¼°Ó¦ÓÃʵÀý:»ùÓÚZynq SoCºÍVitis HLS

1 FPGAÓ²¼þƽ̨¸ÅÊö 1.1 FPGA½éÉÜ 1.1.1 FPGA»ù±¾½á¹¹ 1.1.2 ÏÖ´úFPGA»ù±¾Âß¼­µ¥Ôª 1.2 Zynq½éÉÜ 1.2.1 Zynq¼Ü¹¹¼ò½é 1.2.2 Zynq PS¼ò½é 1.3 PYNQ-Z2¼ò½é 2 Verilog HDLÓï·¨»ù´¡ 2.1 Verilog HDL¸ÅÊö 2.1.1 Verilog HDLÓëCÓïÑÔµÄÇø±ð 2.1.2 Verilog HDLÓëVHDLµÄÇø±ð 2.1.3 Verilog HDLÓëVHDLµÄ¹²Í¬Ìصã 2.2 Verilog HDLµÄ¹Ø¼ü×ֺͱêʶ·û 2.2.1 ¹Ø¼ü×Ö 2.2.2 ±êʶ·û 2.3 Verilog HDL»ù±¾½á¹¹ 2.3.1 Verilog HDLÄ£¿é½á¹¹Ê¾Àý 2.3.2 Verilog HDLµÄ»ù±¾½á¹¹ 2.4 Verilog HDLµÄÊý¾ÝÀàÐͺͳ£Á¿ 2.4.1 Âß¼­ÖµºÍ³£Á¿ 2.4.2 Verilog HDLµÄÊý¾ÝÀàÐÍ 2.5 Verilog HDLµÄÔËËã·û 2.5.1 ËãÊõÔËËã·ûºÍÂß¼­ÔËËã·û 2.5.2 ¹ØϵÔËËã·ûºÍµÈʽÔËËã·û 2.5.3 λÔËËã·ûºÍËõ¼õÔËËã·û 2.5.4 ÒÆλÔËËã·ûºÍÆ´½ÓÔËËã·û 2.5.5 Ìõ¼þÔËËã·û 2.5.6 ÔËËã·ûµÄÓÅÏȼ¶ 2.6 Verilog HDLµÄ»ù±¾Óï¾ä 2.6.1 ¸³ÖµÓï¾ä 2.6.2 alwaysºÍinitial 2.6.3 ¿éÓï¾ä 2.6.4 Ìõ¼þÓï¾ä 2.6.5 Ñ­»·Óï¾ä 2.6.6 taskºÍfunction 2.6.7 Ô¤±àÒëÖ¸Áî 2.7 Verilog HDLµÄ³éÏ󼶱ð 2.7.1 ½á¹¹»¯ÃèÊö·½Ê½ 2.7.2 Êý¾ÝÁ÷ÃèÊö·½Ê½ 2.7.3 ÐÐΪ¼¶ÃèÊö·½Ê½ 2.7.4 »ìºÏÃèÊö·½Ê½ 3 Êý×ÖÂß¼­µç·HDLÃèÊö·½·¨ 3.1 ×éºÏÂß¼­µç·HDLÃèÊö·½·¨ 3.1.1 ²ÉÓÃassignÃèÊö×éºÏÂß¼­µç· 3.1.2 ²ÉÓÃalways¿éÃèÊö×éºÏÂß¼­µç· 3.1.3 FPGAÄ£¿é»¯Éè¼Æ 3.2 ʱÐòÂß¼­µç·HDLÃèÊö·½·¨ 3.2.1 ʱÐòÂß¼­µç·»ù´¡ 3.2.2 ʱÐòÂß¼­µç·µÄÒ»°ãÃèÊö·½·¨