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芯片设计——CMOS模拟集成电路版图设计与验证:基于CADENCE IC 6.1.7 第2版 版权信息
- ISBN：9787111737803
- 条形码：9787111737803 ; 978-7-111-73780-3
- 装帧：平装-胶订
- 册数：暂无
- 重量：暂无
- 所属分类：>
芯片设计——CMOS模拟集成电路版图设计与验证:基于CADENCE IC 6.1.7 第2版 本书特色
循序渐进介绍了CMOS模拟集成电路版图规划、布局、设计到流片的全流程
芯片设计——CMOS模拟集成电路版图设计与验证:基于CADENCE IC 6.1.7 第2版 内容简介
本书聚焦CMOS模拟集成电路版图设计领域，从版图的基本概念、设计方法和EDA工具入手，循序渐进介绍了CMOS模拟集成电路版图规划、布局、设计到流片的全流程；详尽地介绍了目前主流使用的模拟集成电路版图设计和验证工具——Cadence IC 6.1.7与Siemens EDA Calibre Design Solutions (Calibre)；同时展示了运算放大器、带隙基准源、低压差线性稳压器、模－数转换器等典型模拟集成电路版图的设计实例，并结合实例对LVS验证中的典型案例进行了归纳和总结；*后对集成电路设计使用的工艺设计工具包内容，以及参数化单元建立方法进行了讨论。 本书通过结合基础、工具和设计实践，由浅入深，使读者深刻了解CMOS模拟集成电路版图设计和验证的规则、流程和基本方法，对于进行CMOS模拟集成电路学习的高年级本科生、研究生,以及从事集成电路版图设计与验证的工程师，都能提供有益的帮助。
芯片设计——CMOS模拟集成电路版图设计与验证:基于CADENCE IC 6.1.7 第2版 目录
第2版前言
第1版前言
第1章先进集成电路器件1
1.1概述1
1.2平面全耗尽绝缘衬底上硅
(FD-SOI ）MOSFET4
1.2.1采用薄氧化埋层的原因5
1.2.2超薄体中的二维效应8
1.3FinFET11
1.3.1三栅以及双栅FinFET12
1.3.2实际中的结构选择19
1.4碳基晶体管20
1.4.1碳纳米管20
1.4.2碳纳米管场效应晶体管22
1.5版图相关效应26
1.5.1阱邻近效应27
1.5.2浅槽隔离应力效应29
1.6基于gm/ID的设计方法35
1.6.1模拟集成电路的层次
化设计35
1.6.2gm/ID设计方法所处的
地位36
1.6.3gm/ID设计方法的优势37
1.6.4基于Vov的设计方法38
1.6.5gm/ID设计方法详述42
1.6.6基于gm/ID的设计实例46
第2章CMOS模拟集成电路
版图基础48
2.1CMOS模拟集成电路设计
流程48
2.2CMOS模拟集成电路版图
定义51
2.3CMOS模拟集成电路版图
设计流程52
2.3.1版图规划53
2.3.2版图设计实现54
2.3.3版图验证55
2.3.4版图完成56
2.4版图设计通用规则57
2.5版图布局59
2.5.1对称约束下的晶体管级
布局60
2.5.2版图约束下的层次化布局61
2.6版图布线65
2.7CMOS模拟集成电路版图
匹配设计69
2.7.1CMOS工艺失配机理69
2.7.2元器件版图匹配设计
规则71
第3章Cadence Virtuoso 6.1.7
版图设计工具74
3.1Cadence Virtuoso 6.1.7界面
介绍74
3.1.1Cadence Virtuoso 6.1.7
CIW界面介绍75
3.1.2Cadence Virtuoso 6.1.7
Library Manager界面介绍81
3.1.3Cadence Virtuoso 6.1.7
Library Path Editor操作
介绍101
3.1.4Cadence Virtuoso 6.1.7
Layout Editor界面介绍111
3.2Virtuoso 基本操作141
3.2.1创建圆形141
3.2.2创建矩形142
3.2.3创建路径143
3.2.4创建标识名144
3.2.5调用器件和阵列145
3.2.6创建接触孔和通孔147
3.2.7创建环形图形148
3.2.8移动命令149
3.2.9复制命令150
3.2.10拉伸命令151
3.2.11删除命令152
3.2.12合并命令153
3.2.13改变层次关系命令154
3.2.14切割命令155
3.2.15旋转命令156
3.2.16属性命令157
3.2.17分离命令159
3.2.18改变形状命令160
3.2.19版图层扩缩命令160
第4章Siemens EDA Calibre
版图验证工具162
4.1Siemens EDA Calibre版图
验证工具简介162
4.2Siemens EDA Calibre版图
验证工具调用163
4.2.1采用内嵌在Cadence Virtuoso
Layout Editor工具启动163
4.2.2采用Calibre图形界面
启动165
4.2.3采用Calibre查看
器启动166
4.3Siemens EDA Calibre DRC
验证168
4.3.1Calibre DRC验证简介168
4.3.2Calibre Interactive nmDRC
界面介绍171
4.3.3Calibre nmDRC验证
流程举例178
4.4Siemens EDA Calibre nmLVS
验证187
4.4.1Calibre nmLVS验证
简介187
4.4.2Calibre nmLVS界面
介绍188
4.4.3Calibre LVS验证流程
举例200
4.5Siemens EDA Calibre寄生
参数提取(PEX)211
4.5.1Calibre PEX验证简介211
4.5.2Calibre PEX界面介绍212
4.5.3Calibre PEX流程举例224
第5章Calibre验证文件231
5.1Virtuoso Techfile232
5.1.1Virtuoso Techfile内容232
5.1.2修改示例233
5.2Virtuoso Layer Map235
5.2.1Virtuoso Layer Map内容236
5.2.2示例：Virtuoso Layer
Map修改方法236
5.3Virtuoso Symbol CDF236
5.3.1Virtuoso Symbol CDF
内容237
5.3.2示例： Virtuoso参数
修改方法238
5.4SVRF语言240
5.4.1SVRF基本符号使用240
5.4.2SVRF基本 math
function241
5.4.3SVRF 基本格式241
5.4.4Layer Operations运算
输出242
5.5DRC rule243
5.5.1DRC rule内容244
5.5.2DRC rule主要operation244
5.5.3DRC rule 验证方法246
5.5.4修改示例246
5.6LVS（PEX）rule249
5.6.1LVS rule内容249
5.6.2LVS rule器件定义250
5.6.3LVS rule验证方法250
5.6.4示例：pdio18e2r LVS
rule添加方法250
第6章CMOS模拟集成电路版
图设计与验证流程253
6.1设计环境准备253
6.2单级跨导放大器电路的建立
和前仿真259
6.3跨导放大器版图设计270
6.4跨导放大器版图验证与
参数提取281
6.5跨导放大器电路后仿真298
6.6输入输出单元环设计304
6.7主体电路版图与输入输出
单元环的连接312
6.8导出GDSII文件317
第7章运算放大器的版图
设计320
7.1运算放大器基础320
7.2运算放大器的基本特性和分类321
7.2.1运算放大器的基本特性321
7.2.2运算放大器的性能参数322
7.2.3运算放大器的分类326
7.3单级折叠共源共栅运算
放大器的版图设计331
7.4两级全差分密勒补偿运算
放大器的版图设计336
7.5电容—电压转换电路版图
设计340
第8章带隙基准源与低压差线性
稳压器的版图设计348
8.1带隙基准源的版图设计348
8.1.1带隙基准源基本原理348
8.1.2带隙基准源版图设计
实例354
8.2低压差线性稳压器的版图
设计358
8.2.1低压差线性稳压器的
基本原理359
8.2.2低压差线性稳压器版图
设计实例361
第9章模－数转换器版图
设计366
9.1性能参数366
9.1.1静态参数367
9.1.2动态特性369
9.1.3功耗指标372
9.1.4抖动372
9.2模－数转换器的结构及版图
设计373
9.2.1快闪型模－数转换器
（Flash ADC）373
9.2.2快闪型模－数转换器版图
设计376
9.2.3流水线模－数转换器基础
(Pipelined ADC)382
9.2.4流水线模－数转换器版图
设计391
9.2.5逐次逼近模－数转换器
（Successive Approximation
ADC ）392
9.2.6逐次逼近模－数转换器
版图设计398
9.2.7Sigma-delta模－数转
换器401
9.2.8Sigma-delta调制器
版图设计418
9.3混合信号集成电路版图设计420
第10章标准输入输出单元库
版图设计424
10.1标准输入输出单元库概述424
10.1.1标准输入输出单元库
基本性能参数425
10.1.2标准输入输出单元库
分类426
10.2输入输出单元库基本电路
结构427
10.2.1数字双向模块基本
电路结构427
10.2.2模拟输入输出模块
基本电路结构432
10.2.3电源与地模块基本
电路结构434
10.2.4切断单元与连接单元434
10.3输入输出单元库版图设计435
10.3.1数字输入输出单元
版图设计435
10.3.2模拟输入输出单元的
制作448
10.3.3焊盘（PAD）的制作449
第11章Calibre LVS常见错误
解析452
11.1LVS错误对话框（RVE
对话框）452
11.2误连接460
11.3短路462
11.4断路463
11.5违反工艺原理464
11.6漏标468
11.7元件参数错误469
第12章工艺设计工具包471
12.1PDK概述471
12.2输入输出单元库473
12.3模拟PDK文件包478
12.4逻辑PDK文件包480
12.5工艺设计工具包开发简述481
参考文献483
第1版前言
第1章先进集成电路器件1
1.1概述1
1.2平面全耗尽绝缘衬底上硅
(FD-SOI ）MOSFET4
1.2.1采用薄氧化埋层的原因5
1.2.2超薄体中的二维效应8
1.3FinFET11
1.3.1三栅以及双栅FinFET12
1.3.2实际中的结构选择19
1.4碳基晶体管20
1.4.1碳纳米管20
1.4.2碳纳米管场效应晶体管22
1.5版图相关效应26
1.5.1阱邻近效应27
1.5.2浅槽隔离应力效应29
1.6基于gm/ID的设计方法35
1.6.1模拟集成电路的层次
化设计35
1.6.2gm/ID设计方法所处的
地位36
1.6.3gm/ID设计方法的优势37
1.6.4基于Vov的设计方法38
1.6.5gm/ID设计方法详述42
1.6.6基于gm/ID的设计实例46
第2章CMOS模拟集成电路
版图基础48
2.1CMOS模拟集成电路设计
流程48
2.2CMOS模拟集成电路版图
定义51
2.3CMOS模拟集成电路版图
设计流程52
2.3.1版图规划53
2.3.2版图设计实现54
2.3.3版图验证55
2.3.4版图完成56
2.4版图设计通用规则57
2.5版图布局59
2.5.1对称约束下的晶体管级
布局60
2.5.2版图约束下的层次化布局61
2.6版图布线65
2.7CMOS模拟集成电路版图
匹配设计69
2.7.1CMOS工艺失配机理69
2.7.2元器件版图匹配设计
规则71
第3章Cadence Virtuoso 6.1.7
版图设计工具74
3.1Cadence Virtuoso 6.1.7界面
介绍74
3.1.1Cadence Virtuoso 6.1.7
CIW界面介绍75
3.1.2Cadence Virtuoso 6.1.7
Library Manager界面介绍81
3.1.3Cadence Virtuoso 6.1.7
Library Path Editor操作
介绍101
3.1.4Cadence Virtuoso 6.1.7
Layout Editor界面介绍111
3.2Virtuoso 基本操作141
3.2.1创建圆形141
3.2.2创建矩形142
3.2.3创建路径143
3.2.4创建标识名144
3.2.5调用器件和阵列145
3.2.6创建接触孔和通孔147
3.2.7创建环形图形148
3.2.8移动命令149
3.2.9复制命令150
3.2.10拉伸命令151
3.2.11删除命令152
3.2.12合并命令153
3.2.13改变层次关系命令154
3.2.14切割命令155
3.2.15旋转命令156
3.2.16属性命令157
3.2.17分离命令159
3.2.18改变形状命令160
3.2.19版图层扩缩命令160
第4章Siemens EDA Calibre
版图验证工具162
4.1Siemens EDA Calibre版图
验证工具简介162
4.2Siemens EDA Calibre版图
验证工具调用163
4.2.1采用内嵌在Cadence Virtuoso
Layout Editor工具启动163
4.2.2采用Calibre图形界面
启动165
4.2.3采用Calibre查看
器启动166
4.3Siemens EDA Calibre DRC
验证168
4.3.1Calibre DRC验证简介168
4.3.2Calibre Interactive nmDRC
界面介绍171
4.3.3Calibre nmDRC验证
流程举例178
4.4Siemens EDA Calibre nmLVS
验证187
4.4.1Calibre nmLVS验证
简介187
4.4.2Calibre nmLVS界面
介绍188
4.4.3Calibre LVS验证流程
举例200
4.5Siemens EDA Calibre寄生
参数提取(PEX)211
4.5.1Calibre PEX验证简介211
4.5.2Calibre PEX界面介绍212
4.5.3Calibre PEX流程举例224
第5章Calibre验证文件231
5.1Virtuoso Techfile232
5.1.1Virtuoso Techfile内容232
5.1.2修改示例233
5.2Virtuoso Layer Map235
5.2.1Virtuoso Layer Map内容236
5.2.2示例：Virtuoso Layer
Map修改方法236
5.3Virtuoso Symbol CDF236
5.3.1Virtuoso Symbol CDF
内容237
5.3.2示例： Virtuoso参数
修改方法238
5.4SVRF语言240
5.4.1SVRF基本符号使用240
5.4.2SVRF基本 math
function241
5.4.3SVRF 基本格式241
5.4.4Layer Operations运算
输出242
5.5DRC rule243
5.5.1DRC rule内容244
5.5.2DRC rule主要operation244
5.5.3DRC rule 验证方法246
5.5.4修改示例246
5.6LVS（PEX）rule249
5.6.1LVS rule内容249
5.6.2LVS rule器件定义250
5.6.3LVS rule验证方法250
5.6.4示例：pdio18e2r LVS
rule添加方法250
第6章CMOS模拟集成电路版
图设计与验证流程253
6.1设计环境准备253
6.2单级跨导放大器电路的建立
和前仿真259
6.3跨导放大器版图设计270
6.4跨导放大器版图验证与
参数提取281
6.5跨导放大器电路后仿真298
6.6输入输出单元环设计304
6.7主体电路版图与输入输出
单元环的连接312
6.8导出GDSII文件317
第7章运算放大器的版图
设计320
7.1运算放大器基础320
7.2运算放大器的基本特性和分类321
7.2.1运算放大器的基本特性321
7.2.2运算放大器的性能参数322
7.2.3运算放大器的分类326
7.3单级折叠共源共栅运算
放大器的版图设计331
7.4两级全差分密勒补偿运算
放大器的版图设计336
7.5电容—电压转换电路版图
设计340
第8章带隙基准源与低压差线性
稳压器的版图设计348
8.1带隙基准源的版图设计348
8.1.1带隙基准源基本原理348
8.1.2带隙基准源版图设计
实例354
8.2低压差线性稳压器的版图
设计358
8.2.1低压差线性稳压器的
基本原理359
8.2.2低压差线性稳压器版图
设计实例361
第9章模－数转换器版图
设计366
9.1性能参数366
9.1.1静态参数367
9.1.2动态特性369
9.1.3功耗指标372
9.1.4抖动372
9.2模－数转换器的结构及版图
设计373
9.2.1快闪型模－数转换器
（Flash ADC）373
9.2.2快闪型模－数转换器版图
设计376
9.2.3流水线模－数转换器基础
(Pipelined ADC)382
9.2.4流水线模－数转换器版图
设计391
9.2.5逐次逼近模－数转换器
（Successive Approximation
ADC ）392
9.2.6逐次逼近模－数转换器
版图设计398
9.2.7Sigma-delta模－数转
换器401
9.2.8Sigma-delta调制器
版图设计418
9.3混合信号集成电路版图设计420
第10章标准输入输出单元库
版图设计424
10.1标准输入输出单元库概述424
10.1.1标准输入输出单元库
基本性能参数425
10.1.2标准输入输出单元库
分类426
10.2输入输出单元库基本电路
结构427
10.2.1数字双向模块基本
电路结构427
10.2.2模拟输入输出模块
基本电路结构432
10.2.3电源与地模块基本
电路结构434
10.2.4切断单元与连接单元434
10.3输入输出单元库版图设计435
10.3.1数字输入输出单元
版图设计435
10.3.2模拟输入输出单元的
制作448
10.3.3焊盘（PAD）的制作449
第11章Calibre LVS常见错误
解析452
11.1LVS错误对话框（RVE
对话框）452
11.2误连接460
11.3短路462
11.4断路463
11.5违反工艺原理464
11.6漏标468
11.7元件参数错误469
第12章工艺设计工具包471
12.1PDK概述471
12.2输入输出单元库473
12.3模拟PDK文件包478
12.4逻辑PDK文件包480
12.5工艺设计工具包开发简述481
参考文献483
展开全部
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