中图网

>

行业软件及应用

Verilog-HDL实用设计与工程制作

作者：刘卫玲，常晓明编著

出版社：北京航空航天大学出版社出版时间：2016-07-01

开本： 32开 页数： 387页

本类榜单：计算机/网络销量榜

中图价:¥32.5(5.5折) 定价 ~~¥59.0~~ 登录后可看到会员价

加入购物车收藏

运费6元，满39元免运费

?新疆、西藏除外

本类五星书更多>

>
决战行测5000题(言语理解与表达)

决战行测5000题(言语理解与表达)

¥38.8¥88
>
软件性能测试.分析与调优实践之路

软件性能测试.分析与调优实践之路

¥49.3¥69
>
第一行代码Android

第一行代码Android

¥58.4¥99
>
深度学习

深度学习

¥92.4¥168
>
Unreal Engine 4蓝图完全学习教程

Unreal Engine 4蓝图完全学习教程

¥72.2¥168
>
深入理解计算机系统-原书第3版

深入理解计算机系统-原书第3版

¥104.3¥139
>
Word/Excel PPT 2013办公应用从入门到精通-(附赠1DVD.含语音视频教学+办公模板+PDF电子书)

Word/Excel PPT 2013办公应用从入门到精通-(附赠1DVD.含语音视频教学+办公模板+PDF电子书)

¥21¥49.9

商品详情
商品评论(0条)

中图价:¥32.5 加入购物车

版权信息
本书特色
内容简介
目录

Verilog-HDL实用设计与工程制作版权信息

ISBN：9787512421172
条形码：9787512421172 ; 978-7-5124-2117-2
装帧：暂无
册数：暂无
重量：暂无
所属分类：
计算机/网络
>
行业软件及应用

Verilog-HDL实用设计与工程制作本书特色

刘卫玲、常晓明编*的《verilog-hdl实用设计与工程制作》从实践的角度出发，全面介绍硬件描述语言verilog hdl，通过与具体电路实验的结合，使读者能够轻松地掌握verilog—hdl的语法、结构、功能及简单应用。全书共分8章，**～5章，通过应用verilog— hdl描述的各种逻辑电路实例，详细讲解该语言的语法结构和fpga的开发流程；第6章，介绍硬件开发应具备的条件；第7章，讲解数字电路系统的设计思路；第8章，通过列举12个简单的应用实例，详细介绍工程应用系统的设计与实现的全过程。书中给出的全部仿真结果和硬件实现均经过验证。全书的所有 verilog—hdl实例文件可在北京航空航天大学出版社网站www．buaapress．com．cn的“下载专区”进行下载。本书可作为学习数字设计的初学者和工程技术人员的入门书、工具书和参考资料。

Verilog-HDL实用设计与工程制作内容简介

Verilog-HDL实用设计与工程制作　　本书从实践的角度出发,全面介绍硬件描述语言Verilog-HDL,通过与具体电路实验的结合,使读者能够轻松地掌握Verilog-HDL的语法、结构、功能及简单应用。　　全书共分8章,第1~5章,通过应用Verilog-HDL描述的各种逻辑电路实例,详细讲解该语言的语法结构和FPGA的开发流程;第6章,介绍硬件开发应具备的条件;第7章,讲解数字电路系统的设计思路;第8章,通过列举12个简单的应用实例,详细介绍工程应用系统的设计与实现的全过程。书中给出的全部仿真结果和硬件实现均经过验证。全书的所有Verilog-HDL实例文件可在北京航空航天大学出版社网站www.buaapress.com.cn的“下载专区”进行下载。　　本书可作为学习数字设计的初学者和工程技术人员的入门书、工具书和参考资料。

Verilog-HDL实用设计与工程制作目录

第1章硬件描述语言 1.1 什么是硬件描述语言hdl 1.2 基本逻辑电路的verilog—hdl描述 1.2.1 与门逻辑电路的描述 1.2.2 与非门逻辑电路的描述 1.2.3 非门逻辑电路的描述 1.2.4 或门逻辑电路的描述 1.2.5 或非门逻辑电路的描述 1.2.6 缓冲器逻辑电路的描述 1.3 逻辑仿真 1.3.1 顶层模块的编写 1.3.2 寄存器类型定义 1.3.3 线网类型定义 1.3.4 底层模块的调用 1.3.5 输入端口波形的描述 1.3.6 二与门逻辑电路的逻辑仿真结果第2章 altera fpga开发板及开发流程简介 2.1 fpga开发板及开发环境 2.1.1 fpga开发板简介 2.1.2 fpga开发环境 2.2 二与门逻辑电路的开发实例 2.2.1 工程文件的建立 2.2.2 源文件的建立 2.2.3 综合分析 2.2.4 modelsim仿真 2.2.5 引脚配置 2.2.6 编译与下载 2.2.7 硬件测试第3章组合逻辑电路 3.1 数据选择器 3.1.1 2—1数据选择器 3.1.2 2—1数据选择器的verilog—hdl描述 3.1.3 4—1数据选择器 3.1.4 4—1数据选择器的verilog—hdl描述 3.1.5 条件操作符的使用方法 3.1.6 数据选择器的行为描述方式 3.1.7 case语句的使用方法 3.1.8 if—else语句的使用方法 3.1.9 function函数的使用方法 3.1.10 用于仿真的顶层模块 3.1.11 数据选择器的逻辑仿真结果 3.2 数据比较器 3.2.1 *简单的数据判断方法 3.2.2 2位数据比较器 3.2.3 2位数据比较器的verilog—hdl描述 3.2.4 2位数据比较器的逻辑仿真结果 3.2.5 数据比较器的数据宽度扩展 3.2.6 4位数据比较器的verilog—hdl描述 3.2.7 4位数据比较器的逻辑仿真结果 3.3 编码器 3.3.1 2位二进制编码器 3.3.2 2位二进制编码器的verilog—hdl描述 3.3.3 2位二进制编码器的逻辑仿真结果 3.4 译码器 3.4.1 bcd码译码器 3.4.2 非完全描述的逻辑函数和逻辑表达式的简化 3.4.3 bcd码译码器的verilog—hdl描述 3.4.4 bcd码译码器的逻辑仿真结果……第4章触发器第5章时序逻辑电路第6章硬件开发应具备的条件第7章数字电路系统的实用设计第8章实用设计与工程制作参考文献

展开全部

商品评论(0条)

写书评赚书币

暂无评论……

书友推荐