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Verilog HDL与FPGA数字系统设计 版权信息
- ISBN：9787111489511
- 条形码：9787111489511 ; 978-7-111-48951-1
- 装帧：一般胶版纸
- 册数：暂无
- 重量：暂无
- 所属分类：>>
Verilog HDL与FPGA数字系统设计 本书特色
《verilog hdl与fpga数字系统设计/高等院校电子信息与电气学科系列规划教材》是根据电子技术的发展和我国高等教育发展的新形势,以及作者多年教学与实践经验的基础上而编写的。内容覆盖了数字逻辑设计基础、veriloghdl基础知识与建模方法、有限状态机设计、可编程逻辑器件及其开发工具、数字电路与系统设计实例、数字电路动态仿真与静态时序分析等相关知识。《verilog hdl与fpga数字系统设计/高等院校电子信息与电气学科系列规划教材》将数字逻辑设计和veriloghdl有机地结合在一起，方便读者快速地掌握数字逻辑的基础知识和veriloghdl建模方法，熟悉用eda方法设计数字系统的技巧。《verilog hdl与fpga数字系统设计/高等院校电子信息与电气学科系列规划教材》不仅注重基础知识的介绍，而且力求向读者系统地讲解veriloghdl在数字系统设计方面的实际应用。《verilog hdl与fpga数字系统设计/高等院校电子信息与电气学科系列规划教材》以quartusⅱ9.1为软件平台，所有程序都通过了de2开发板的硬件测试，读者可参考使用。《verilog hdl与fpga数字系统设计/高等院校电子信息与电气学科系列规划教材》可用作高等院校电气信息类等专业本、专科生的教材或教学参考书，也可以作为电子技术课程设计、电子设计大赛或数字系统设计工程技术人员学习eda技术的参考书。
Verilog HDL与FPGA数字系统设计 内容简介
《verilog hdl与fpga数字系统设计》 华中科技大学全国大学生电子设计竞赛培训指定教材。 将数字电路和verilog hdl相互结合，用fpga实现电路，实践性更强。 配合在大学中广泛使用的fpga平台，课程资源和实例丰富，可操作性极强。
Verilog HDL与FPGA数字系统设计 目录
前言
教学建议
**篇 数字系统基础
第1章 数字逻辑设计基础
1.1 数字电路的发展历史及分类
1.2 逻辑运算及逻辑门
1.2.1 基本逻辑运算及对应的逻辑门
1.2.2 常用复合逻辑运算及对应的逻辑门
1.2.3 集成逻辑门电路简介
1.2.4 三态门
1.3 逻辑代数的基本公式和规则
1.3.1 逻辑代数的基本公式
1.3.2 逻辑代数的基本规则
1.3.3 基本公式的应用
1.4 逻辑函数的代数化简法
1.5 逻辑函数的卡诺图化简法
1.5.1 *小项的定义和性质
1.5.2 逻辑函数的*小项表达式
1.5.3 用卡诺图表示逻辑函数
1.5.4 用卡诺图化简逻辑函数
1.5.5 用卡诺图化简含无关项的逻辑函数
1.6 组合逻辑电路设计
1.6.1 组合逻辑电路设计的一般步骤
1.6.2 组合逻辑电路设计举例
小结
习题
第2章 verilog hdl入门与功能仿真
2.1 硬件描述语言简介
2.1.1 硬件描述语言的起源
2.1.2 硬件描述语言的特点
2.2 verilog hdl程序的基本结构
2.2.1 verilog hdl程序的基本概述
2.2.2 简单verilog hdl程序实例
2.3 逻辑功能的仿真验证过程
2.3.1 激励块
2.3.2 仿真过程简介
2.4 modelsim仿真软件的使用
2.4.1 创建工作目录
2.4.2 输入源文件
2.4.3 建立工作库
2.4.4 编译设计文件
2.4.5 将设计文件载入仿真器
2.4.6 运行仿真器
2.5 verilog hdl功能仿真常用命令
2.5.1 系统任务
2.5.2 编译器指令
小结
习题
第3章 verilog hdl基础语法与组合逻辑电路建模
3.1 verilog hdl基本语法规则
3.1.1 词法规定
3.1.2 逻辑值集合
3.1.3 常量及其表示
3.1.4 数据类型
3.2 verilog hdl门级建模
3.2.1 多输入门
3.2.2 多输出门
3.2.3 三态门
3.2.4 门级建模举例
3.3 verilog hdl数据流建模与运算符
3.3.1 数据流建模
3.3.2 表达式与操作数
3.3.3 运算符
3.3.4 运算符的优先级别
3.4 组合电路的行为级建模
3.5 分层次的电路设计方法
3.5.1 设计方法
3.5.2 模块实例引用语句
3.6 常用组合电路及其设计
3.6.1 编码器
3.6.2 二进制译码器
3.6.3 七段显示译码器
3.6.4 二进制数与8421 bcd码的转换
小结
习题
第4章 时序逻辑电路建模
4.1 锁存器
4.1.1 基本sr锁存器
4.1.2 门控d锁存器
4.1.3 门控d锁存器的veriloghdl建模
4.2 时序电路建模基础
4.2.1 阻塞型赋值语句和非阻塞型赋值语句
4.2.2 事件控制语句
4.3 触发器
4.3.1 d触发器的逻辑功能
4.3.2 有清零输入和预置输入的d触发器
4.3.3 有使能端的d触发器
4.3.4 d触发器及其应用电路的verilog hdl建模
4.4 寄存器和移位寄存器
4.4.1 寄存器及verilog hdl建模
4.4.2 移位寄存器及verilog hdl建模
4.4.3 移位寄存器的应用电路
4.5 同步计数器
4.5.1 同步计数器的设计
4.5.2 同步计数器的verilog hdl建模
4.6 verilog hdl函数与任务的使用
4.6.1 函数说明语句
4.6.2 任务说明语句
4.7 m序列码产生电路设计
小结
习题
第5章 有限状态机设计
5.1 状态机的基本概念
5.1.1 状态机的基本结构及类型
5.1.2 状态机的状态图表示法
5.1.3 状态机的设计步骤
5.2 基于verilog hdl的状态机描述方法
5.2.1 状态图的建立过程
5.2.2 状态图的描述方法
5.3 状态机设计中的关键技术
5.3.1 状态编码
5.3.2 消除输出端产生的毛刺
5.3.3 使用onehot编码方案设计状态机
5.4 状态机设计举例
5.4.1 汽车尾灯控制电路设计
5.4.2 十字路口交通灯控制
电路设计
小结
习题
第6章 可编程逻辑器件
6.1 概述
6.1.1 pld的历史
6.1.2 pld开发流程简介
6.1.3 pld器件的符号
6.2 简单可编程逻辑器件
6.2.1 pla
6.2.2 pal
6.3 复杂可编程逻辑器件
6.3.1 cpld的基本结构
6.3.2 逻辑块
6.3.3 io块
6.3.4 可编程内部互连线资源
6.4 现场可编程门阵列
6.4.1 fpga实现逻辑函数的基本原理
6.4.2 fpga的一般结构
6.4.3 基于lut的逻辑块
6.4.4 可编程布线资源
6.4.5 io块
小结
习题
第二篇 数字系统设计实践
第7章fpga开发工具的使用
7.1 quartus ii软件介绍
7.1.1 quartus ii 9.1 软件主界面
7.1.2 quartus ii的设计流程
7.1.3 usbblaster 驱动安装
7.2 基于原理图的电路仿真
7.2.1 建立新的设计项目
7.2.2 输入电路原理图
7.2.3 编译设计项目
7.2.4 仿真验证设计项目
7.2.5 分析信号的延迟特性
7.2.6 实验任务
7.3 基于verilog hdl的电路设计与实现
7.3.1 半加器的设计与verilog hdl建模举例
7.3.2 输入设计文件
7.3.3 建立新的设计项目
7.3.4 编译设计文件
7.3.5 仿真验证设计项目
7.3.6 分配引脚
7.3.7 对目标器件编程与硬件电路测试
7.3.8 使用电路网表观察器查看电路图
7.3.9 实验任务
7.4 基于原理图和verilog hdl的层次化设计
7.4.1 编码、译码、显示电路
7.4.2 建立新的设计项目
7.4.3 输入hdl底层文件并完善原理图
7.4.4 分配引脚并编译设计
7.4.5 仿真验证设计项目
7.4.6 对目标器件编程与硬件电路测试
7.4.7 实验任务
7.5 嵌入式逻辑分析仪signaltap ii的使用
7.5.1 signaltap ii的实现原理与使用流程
7.5.2 signaltap ii的基本使用方法
7.5.3 实验任务
7.6 宏功能模块的调用
7.6.1 计数器模块lpm_counter的配置与调用
7.6.2 嵌入式锁相环模块altpll的配置与调用
7.6.3 先进先出模块fifo的配置与调用
7.6.4 存储器模块lpm_rom的配置与调用
7.6.5 实验任务
7.7 在quartus ii中调用modelsim进行仿真
7.7.1 乘法器模块lpm_mult的配置与调用
7.7.2 仿真流程
7.7.3 实验任务
小结
第8章 数字电路与系统的设计实践
8.1 变模计数器设计
8.1.1 功能要求
8.1.2 设计分析
8.1.3 逻辑设计
8.1.4 设计实现
8.1.5 实验任务
8.2 移动显示字符的设计
8.2.1 功能要求
8.2.2 设计分析
8.2.3 逻辑设计
8.2.4 设计实现
8.2.5 实验任务
8.3 分频器设计
8.3.1 功能要求
8.3.2 设计分析
8.3.3 逻辑设计
8.3.4 设计仿真
8.3.5 实际运行结果
8.3.6 实验任务
8.4 篮球竞赛30秒定时器设计
8.4.1 功能要求
8.4.2 设计分析
8.4.3 逻辑设计
8.4.4 设计实现
8.4.5 实验任务
8.5 多功能数字钟设计
8.5.1 功能要求
8.5.2 设计分析
8.5.3 数字钟主体电路逻辑设计
8.5.4 功能扩展电路逻辑设计
8.5.5 顶层电路设计
8.5.6 实验任务
8.6 频率计设计
8.6.1 功能要求
8.6.2 设计分析
8.6.3 逻辑设计
8.6.4 顶层电路设计
8.6.5 实验任务
8.7 dds函数信号发生器的设计
8.7.1 功能要求
8.7.2 dds产生波形的原理
8.7.3 设计分析
8.7.4 顶层电路设计
8.7.5 设计实现
8.7.6 da转换电路及放大电路设计
8.7.7 实验任务
8.8 有限状态机实验
8.8.1 功能要求
8.8.2 设计分析
8.8.3 逻辑设计
8.8.4 设计实现
8.8.5 实验任务
小结
第9章 静态时序分析工具timequest的使用
9.1 静态时序分析基础
9.1.1 同步路径的分析
9.1.2 异步路径的分析
9.1.3 外部同步路径的分析
9.1.4 不同的时序模型
9.2 timequest时序分析器的使用
9.2.1 timequest的使用流程
9.2.2 两级流水线乘法器设计
9.2.3 设定时序要求
9.2.4 全编译并完成布局布线
9.2.5 验证时序
小结
第10章 异步串口通信及uart实现
10.1 uart接口实现原理
10.1.1 串行通信的概念
10.1.2 基本的uart通信协议
10.2 uart接口模块的层次化设计
10.2.1 uart接口的功能模块划分
10.2.2 配置文件
10.2.3 顶层模块的功能描述
10.2.4 接收模块的功能描述
10.2.5 发送模块的功能描述
10.2.6 波特率变换模块的功能描述
10.2.7 微处理器接口模块的功能描述
10.3 对uart接口模块的功能仿真
10.3.1 对接收模块的功能仿真
10.3.2 对发送模块的功能仿真
10.3.3 对波特率变换模块的功能仿真
10.3.4 对微处理器接口模块的功能仿真
10.3.5 对uart接口模块的功能仿真
10.4 逻辑综合与时序仿真
10.5 下载与验证测试
10.5.1 验证系统概述
10.5.2 验证结果
小结
第11章 vga接口控制器的设计
11.1 vga接口标准和接口电路
11.1.1 vga接口标准
11.1.2 vga接口电路
11.2 vga彩条信号发生器
11.2.1 功能要求
11.2.2 设计分析
11.2.3 逻辑设计
11.2.4 顶层电路设计
11.2.5 对目标器件编程与硬件电路测试
11.2.6 使用signal tap ii观察vga工作时序
11.2.7 实验任务
11.3 24位位图显示
11.3.1 功能要求
11.3.2 设计分析
11.3.3 逻辑设计
11.3.4 顶层电路设计
11.3.5 对目标器件编程与硬件电路测试
11.3.6 实验任务
小结
附录a verilog hdl关键字
附录b 常用fpga开发板介绍
附录c cyclone ii系列器件结构
参考文献
展开全部
Verilog HDL与FPGA数字系统设计 作者简介
罗 杰 华中科技大学电子信息与通信学院副教授，国家精品课程“电子线路设计与测试”课程组负责人之一，全国大学生电子设计竞赛湖北赛区专家组专家，华中地区高等学校EDA/SOPC研究会理事。主要从事电子技术和EDA技术的教学与科研工作，讲授课程包括：模拟电子技术基础、数字电路与逻辑设计、数字ASIC设计、微机原理与接口技术、电子线路设计与测试等。研究方向主要涉及现代EDA技术，嵌入式系统开发与应用，弱信号检测与处理技术等方向。此外，作者还出版了多本获奖教材，在高校师生中深受欢迎。
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